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Verilog DHL 介紹

Verilog HDL是一种硬件描述语言,可用于从算法级、门级到开关级的多种抽象层次的数字系统建模。由于Verilog HDL既是机器可读的语言也是人类可读的语言,因此它支持硬件设计的开发、验证、综合和测试;硬件数据之间的通信;硬件的设计、维护和修改。现在,Verilog HDL已经成为数字系统设计的首选语言,并成为综合、验证和布局布线技术的基础。


Verilog硬件描述语言(Verilog HDL)于1995年被接纳为IEEE标准,标准编号为IEEE Std 1364-1995。它使各种设计工具(包括验证仿真、时序分析、测试分析以及综合)能够在多个抽象层次上以标准文本格式描述数字系统,简单、直观并富有效率。由于其丰富的功能,Verilog HDL已经成为数字系统设计的首选语言。


Verilog包含了丰富的内建原语,包括逻辑门、用户定义的原语、开关以及线逻辑。它还具有器件管脚间的时延和时序检查功能。从本质上讲,Verilog所具有的混合抽象层次由两种数据类型所提供,这两种数据类型是线网(net)和变量(variable)(注1)。对于连续赋值,变量和线网的表达式能够连续地将值驱动到线网,它提供了基本的结构级建模方法。对于过程赋值,变量和网络值的计算结果可以存储于变量当中,它提供了基本的行为级建模方法。一个用Verilog HDL描述的设计包含一组模块,每一个模块都包含一个I/O接口和一个功能描述。模块的功能描述可以是结构级的、行为级的、也可以是结构级和行为级的混合。这些模块组成一个层次化结构并使用线网进行互连。


Verilog语言可以通过使用编程语言接口(Programming Language Interface,PLI)和Verilog程序接口(Verilog Procedural Interface,VPI)进行扩展。PLI/VPI是一些例程的集合,它使得外部函数能够访问包含在Verilog HDL描述内部的信息,推动了与仿真之间的动态交互。PLI/VPI的应用包括将Verilog HDL仿真器与其它仿真和CAD系统、用户定制的调试任务、时延计算以及标注器相连接。


Verilog HDL由Phil Moorby于1983~1984年间设计。1985年,它作为验证仿真产品的基础被引入EDA市场。对Verilog HDL产生影响最多的语言是HILO-2。HILO-2语言由英格兰的Brunel University为英国国防部开发,它的目的是产生一个测试生成系统。HILO-2成功地将门级抽象与寄存器传输级抽象相结合,并成功地支持验证仿真、时序分析、故障仿真和测试生成。


1990年,Cadence Design Systems公开了Verilog?HDL并成立了一个独立的Open Verilog International(OVI)组织来管理和改进Verilog HDL。1992年,OVI董事会开始了将Verilog HDL纳入IEEE标准的努力。1993年成立了第一个IEEE工作组,经过18个月的努力,Verilog终于成为了IEEE标准(IEEE Std 1364-1995)。


在标准化过程结束后,1364工作组开始收集全世界1364用户的反馈意见以期对IEEE Std 1364-1995作相应的增强和修改。经过5年的努力,一个更好的Verilog标准呈现在了大家的面前,这就是IEEE Std 1364-2001。

 
 
 
 
 
 
 
 
 
 
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